Suirui Technology, in collaborazione con ZTE, ha presentato il nuovo Yunsui ESL64-O Supernode, una piattaforma per l’elaborazione AI che punta a ridurre in modo netto i costi di interconnessione nei cluster.
La presentazione è avvenuta durante il World Artificial Intelligence Conference 2026, dove l’azienda ha mostrato anche un campione di chip AI con packaging avanzato CoPoS e nuovi scenari applicativi legati alla potenza di calcolo.
Yunsui ESL64-O Supernode punta a tagliare costi e complessità dei cluster AI
Il nuovo supernodo Yunsui ESL64-O viene descritto come una soluzione capace di ridefinire il modello di calcolo intelligente dal livello bit fino al token. L’elemento più interessante è l’architettura OEX ortogonale senza backplane, che elimina il cablaggio interno e riduce sensibilmente il costo dell’interconnessione, uno dei punti più critici quando si costruiscono infrastrutture AI ad alta densità.
Accanto al risparmio sui collegamenti, Suirui evidenzia anche un vantaggio sul time-to-market: meno complessità fisica nella struttura del sistema può tradursi in cicli di prodotto più brevi. L’azienda parla inoltre di un rafforzamento della connettività con un doppio binario tra soluzioni commerciali e approcci innovativi, pensato per superare i colli di bottiglia che ancora limitano l’interconnessione tra chip AI.
- Architettura OEX ortogonale senza backplane con collegamenti interni a zero cavi.
- Riduzione marcata del costo di interconnessione nei cluster AI.
- Obiettivo di accorciare il ciclo di sviluppo e commercializzazione del prodotto.
- Approccio integrato tra chip, algoritmi, server, cluster, software e infrastruttura IDC.
Debutta anche il packaging CoPoS per i chip AI di fascia alta sviluppati internamente
Durante l’evento è stato mostrato anche un campione di chip AI ad alte prestazioni realizzato con packaging avanzato CoPoS, Chip-on-Panel-on-Substrate. Si tratta della prima integrazione tra un chip AI di fascia alta sviluppato internamente da Suirui e questa tecnologia di packaging prodotta localmente, con l’obiettivo di migliorare la base fisica su cui costruire acceleratori sempre più complessi.
Tra i vantaggi tecnici indicati ci sono coefficiente di espansione termica regolabile, perdite molto basse sui segnali ad alta frequenza, elevata planarità e supporto a pannelli di grandi dimensioni. Sono caratteristiche importanti perché impattano su affidabilità, qualità del segnale e possibilità di aumentare scala e densità del package, aspetti centrali per l’evoluzione dei chip AI di nuova generazione.
- Campione di chip AI con packaging CoPoS mostrato pubblicamente.
- Prima combinazione dichiarata tra chip AI high-end proprietario e CoPoS sviluppato localmente.
- Vantaggi tecnici indicati: espansione termica regolabile, basse perdite ad alta frequenza, ottima planarità.
- Supporto a pannelli di grandi dimensioni per packaging più evoluti.
