AMD ha mostrato in occasione di Advancing AI 2026 il nuovo flagship server della famiglia EPYC Venice, basato su architettura Zen 6. Il dato che colpisce subito è la configurazione massima: fino a 256 core e 512 thread, un salto importante per la prossima generazione di CPU destinate a data center e carichi AI.
Le informazioni emerse delineano un processore molto ambizioso anche sul piano della piattaforma, con supporto a PCIe 6.0, memoria DDR5 oltre 8000 MT/s, 16 canali di memoria e un TDP intorno ai 600 watt. AMD promette inoltre un netto progresso in prestazioni ed efficienza rispetto alla generazione precedente.
AMD EPYC Venice punta a 256 core con design a 8 chiplet di calcolo
Il nuovo EPYC Venice di fascia alta adotta l’architettura Zen 6 e arriva fino a 256 core / 512 thread. La struttura prevede 8 grandi compute die, ciascuno con 32 core organizzati in due gruppi da 16 core, mentre al centro trova posto un I/O die di grandi dimensioni che integra i controller principali della piattaforma.
Nel pacchetto sono inclusi controller per PCIe 6.0, UCIe e DDR5, segnale che AMD sta preparando Venice per sistemi ad alta banda e per configurazioni molto dense. Per chi guarda a server AI, HPC e virtualizzazione, il dato davvero rilevante è il mix fra numero di core, ampiezza della piattaforma e densità di thread.
- Configurazione massima di 256 core e 512 thread.
- Presenza di 8 compute die, con 32 core per die.
- I/O die centrale con controller PCIe 6.0, UCIe e DDR5.
- Supporto a memoria oltre DDR5-8000 e a 16 canali di memoria.
Il nodo TSMC a 2 nm promette più efficienza e maggiore densità
EPYC Venice viene indicato come realizzato con processo TSMC a 2 nm, con passaggio dalla struttura FinFET a quella a nanosheet di tipo GAA. Sul piano tecnico è un passaggio importante, perché può migliorare contemporaneamente prestazioni, consumi e densità dei transistor.
Le stime parlano di un aumento prestazionale del 10% al 15% a parità di consumo, oppure di una riduzione del 25% al 30% dei consumi a parità di prestazioni, con densità dei transistor fino al 15% più alta. AMD aveva già anticipato per la serie Venice un miglioramento superiore al 70% in prestazioni ed efficienza rispetto alla generazione precedente, insieme a un incremento della densità di thread oltre il 30%.
- Nodo produttivo TSMC 2 nm con struttura GAA a nanosheet.
- Prestazioni da +10% a +15% a parità di potenza.
- Consumi da -25% a -30% a parità di prestazioni.
- Densità dei transistor fino a +15%.
AMD prepara Venice per carichi AI e server ad alta densità
Il profilo del chip suggerisce una chiara destinazione verso workload AI, inferenza su larga scala e ambienti server dove contano parallelismo, banda memoria e densità per rack. In test preliminari legati ai carichi Agentic AI, AMD avrebbe già visto con la quinta generazione Turin un vantaggio di 2,37 volte rispetto a Vera di Nvidia, mentre con la sesta generazione Venice l’obiettivo salirebbe a oltre 3,3 volte.
Si tratta di numeri ancora da contestualizzare sul piano dei benchmark completi e delle configurazioni finali, però il messaggio è chiaro: AMD vuole spingere molto sulla competitività di EPYC nei server AI CPU-centrici e nelle installazioni dove il numero di core per socket fa davvero la differenza.
- Target evidente su AI, HPC e virtualizzazione ad alta densità.
- TDP intorno ai 600 watt, coerente con sistemi di fascia molto alta.
- Nei carichi Agentic AI, Turin avrebbe già raggiunto 2,37 volte le prestazioni di Vera.
- Con Venice, AMD punta a un vantaggio superiore a 3,3 volte nello stesso scenario.
