Imec ha aggiornato la propria roadmap tecnologica per i semiconduttori e indica un traguardo molto ambizioso: la possibilità di arrivare a processi produttivi di classe 0,3 nm entro il 2038. Il centro di ricerca belga vede inoltre nei transistor CFET uno snodo chiave per continuare ad aumentare la densità dei chip nelle prossime generazioni.
La tabella di marcia è stata definita con il contributo di nomi centrali dell’industria come TSMC, Intel, Nvidia, AMD, Samsung e ASML. Il messaggio di fondo è chiaro: la miniaturizzazione non si fermerà a breve, però dovrà cambiare approccio tecnico perché la semplice riduzione laterale delle strutture sta arrivando ai propri limiti.
La roadmap di imec punta a 0,3 nm e ridefinisce il futuro della miniaturizzazione
Oggi l’industria è arrivata alla classe 2 nm, con un contatto di gate tra transistor indicato attorno a 48 nm. Nel passaggio verso la classe A14, questo valore dovrebbe scendere a 45 nm, ma la roadmap mostra che oltre la classe A10, ciòè intorno a 1 nm, il margine di riduzione si assottiglia in modo netto.
Dal 2030, con l’arrivo dei processi A10, il parametro CPP dovrebbe infatti fermarsi a 42 nm. È un passaggio importante perché segnala che il modello classico della legge di Moore, basato soprattutto sulla riduzione orizzontale delle dimensioni, non sarà più sufficiente da solo per aumentare la densità dei transistor come avvenuto finora.
- Obiettivo indicato dalla roadmap: processi di classe 0,3 nm nel 2038.
- Nodo intermedio ritenuto decisivo: 0,7 nm nel 2033.
- Stato attuale dell’industria: produzione già arrivata alla classe 2 nm.
- CPP attuale vicino a 48 nm, previsto a 45 nm con A14 e poi stabilizzato a 42 nm da A10.
I transistor CFET possono diventare il passaggio chiave dopo FinFET e GAA
Il cambio di passo individuato da imec è l’adozione dell’architettura CFET, acronimo di transistor complementari a effetto di campo. In questo schema i transistor di tipo n e di tipo p non vengono più disposti affiancati, ma impilati in verticale, aggiungendo così una nuova dimensione alla miniaturizzazione.
Questo approccio permetterebbe di usare lo spazio in modo più efficiente e di continuare ad aumentare la densità dei transistor anche quando la riduzione laterale non offre più vantaggi significativi. In prospettiva, la crescita dovrebbe passare soprattutto dalla riduzione dell’altezza delle celle e da una maggiore integrazione verticale.
Se il percorso verrà confermato in produzione, CFET potrebbe diventare il nuovo standard dell’industria dopo i transistor FinFET e quelli GAA. Il fatto che realtà come TSMC stiano già lavorando su questa direzione rende la roadmap particolarmente rilevante perché anticipa dove si concentreranno investimenti, ricerca e capacità produttiva nei prossimi anni.
- CFET impila in verticale transistor di tipo n e p invece di collocarli fianco a fianco.
- L’obiettivo è superare i limiti della sola miniaturizzazione laterale.
- La densità futura dei chip può crescere grazie a integrazione verticale e riduzione dell’altezza delle celle.
- CFET è indicato come possibile successore delle architetture FinFET e GAA.
